DDR 技术总览
原创声明
作者:曾威华 Wing Tseng
在开始介绍 DDR 之前,首先要了解内存的功用为何。大多数的 3C 产品在运作时,会将正在使用的程式存放到一个短期数据储存区,该空间即为内存,所以有了内存的运用能使 3C 产品更快速的切换程序以方便使用。
内存的历史
图一为内存的种类及发展史:
图一:内存的种类及发展史
内存(Memory)又可分为 DRAM(Dynamic Random Access Memory)动态随机存取内存和 SRAM (Static Random Access Memory)静态随机存取内存两种。两种都是挥发性的内存,SRAM 的主要使用 flip-flop 正反器,通常用于快取 (Cache),而 DRAM 则是使用电容器及晶体管组成。RDRAM (Rambus DRAM)因较为少见也非本篇文章主角,其他还有早期的 FP RAM、EDO RAM 也就不多作介绍。
DRAM 中又以 SDRAM(Synchronous Dynamic Random Access Memory)同步动态随机存取内存在近几年来最广为使用,SDRAM 最重要的就是能够“同步”内存与处理器(CPU)的频率,让 SDRAM 频率可超过 100MHz 使传输数据更能实时到位。SDRAM 亦可称为 SDR SDRAM(Single Data Rate SDRAM)。
DDR(Double Data Rate)其实指的是 DDR SDRAM(Double Data Rate SDRAM),SDRAM 及 DDR 主要差异有三点整理如下:
SDRAM 与 DDR 的主要差异 | |
1 | SDRAM 只能在频率上升时传输数据,表示一个频率周期只能做一次数据传输,但是DDR 开始能够在频率上升及下降皆能够传输资料,所以 DDR一个频率周期就可以进行两次数据传输。 |
2 | DDR多了DQS(Data Strobe)有助于传输速率的提升,DQS为一个差分讯号且能双向传输取(Read)时 DQS 由 DDR 传往处理器,写入(Write)时由处理器传往 DDR。 |
3 | DDR 使用了预取技术(Prefetch)。Prefetch 为运作时 I/O 会预取的资料,也就会是DDR颗粒对外的I/O宽度。 |
目前负责订定 DDR 规范的协会为 JEDEC(Joint Electron Device Engineering Council),但现在它的全名则是 JEDEC 固态技术协会(JEDEC Solid State Technology Association)。
DDR 历代规格介绍
有了内存的认识之后,这边将历代 DRAM 的规格整理如下:
DRAM历代名称 | 发行年代 | BUS频率(MHz) | 资料传输速率(MT/s) | 工作电压(伏特V) | 记忆体Topology | Prefetch | 记忆体连结形式 |
SDRAM | 1993 | 100~166 | 100~166 | 3.3V | T-Branch | 1n | 多重分支 |
DDR | 2000 | 133~200 | 266~400 | 2.5V | T-Branch | 2n | 多重分支 |
DDR2 | 2003 | 266~400 | 533~800 | 1.8V | T-Branch | 4n | 多重分支 |
DDR3 | 2007 | 533~800 | 1066~1600 | 1.5V | Fly-by | 8n | 多重分支 |
DDR4 | 2014 | 1066~1600 | 2133~3200 | 1.2V | Fly-by | 8n | 点对点 |
DDR5 | 2019 | 1600~3200 | 3200~6400 | 1.1V | Fly-by | 16n | 点对点 |
历代演进除了传输速率越来越快还有工作电压越来越低,内存Topology在DDR2之前Command/Address和Clock用T-Branch分支方式传给每一个内存颗粒,但在DDR3之后 Command/Address和Clock则改用 Fly-by串列给每一个内存颗粒。
另外内存链接形式在 DDR3 之前采用处理器(CPU)同时与多个内存芯片控制器链接的“多重分支”,但在DDR4 之后每个内存芯片控制器有单独与 CPU 链接的通道,即为“点对点”的连结形式。
DDR 主要讯号介绍
DDR 的讯号类型主要分为以下五种如下:
DDR主要讯号 | 描述 |
Clock | 频率差分讯号,CK_t 代表时钟正讯号,CK_c 代表时钟负讯号,
Control 和 Address 讯号的同步对象 |
Data | 单端数据讯号,为双向传输,简称为 DQ |
Data Strobe | 数据触发讯号,为差分讯号,DQS_t 代表正端讯号,DQS_c 代表负端讯号,Data
讯号的同步对象 |
Control | 单端指令控制讯号 |
Address | 单端地址讯号 |
Note: 读取(Read)时,DQ 和 DQS 为同相位。写入(Write)时,DQ 和 DQS 会有 90 度的相位差。
DDR 种类
目前 DDR 种类大致分为以下三种:
DDR种类 | 描述 |
DDR | 多用于桌上型和笔记本电脑的内存,目前 2020 年已发布到 DDR5 |
LPDDR | 多用于移动设备和平板电脑的 Low Power DDR,目前 2020 年已发布到 LPDDR5 |
GDDR | 用于显示卡的 Graphic DDR,目前 2020 年已发布到 GDDR6 |
最后将 DDR 与 LPDDR 历代工作电压值整理:
DDR与LPDDR的工作电压值比较 | 电压值Power (Voltage) | |
DDR/LPDDR | 2.5V | 1.8V |
DDR2/LPDDR2 | 1.8V | 1.2V |
DDR3/LPDDR3 | 1.5V | 1.2V |
DDR4/LPDDR4 | 1.2V | 1.1V |
DDR5/LPDDR5 | 1.1V | 1.05V |
参考文献:
Low Power Double Data Rate SDRAM Standard(LPDDR), JESD209B, February 2009
Low Power Double Data Rate 2(LPDDR2), JESD209-2F, April 2011
DDR3 SDRAM Standard, JESD79-3F, July 2010
Low Power Double Data Rate 3(LPDDR3), JESD209-3C, August 2013
DDR4 SDRAM, JESD79-4, September 2012
Low Power Double Data Rate 4(LPDDR4), JESD209-4B, November 2015
Low Power Double Data Rate 5(LPDDR5), JESD209-5, February 2019
作者:
GRL 测试工程师 曾威华 Wing Tseng
擅长 USB、PCIe、SATA 接口测试。GRL 技术文章作者及演讲讲师。希望藉由帮助大家顺利测试拿到接口Logo,彼此互相交流共同成长飞翔。
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发布日期 2020/03/10 AN-200302-TW