PCIe 4.0 一致性测试

原创声明

作者:GRL实验室/曾威华 Wing Tseng

随着各种接口传输速率的提升,PCIe 为了要跟上外部接口的传输速率也急起直追,本篇文章将介绍 PCIe 在拿认 证所需要的测试项目有哪些。

 

PCIe 2.0一致性测试

PCIe 2.0一致性测试 描述
Electrical测试 测试待测物传送端与接收端的电器特性
Configuration Space 测试 利用 PCIeCV tool 测试待测物的韧体宣告
Link Protocol 测试 测试待测物的 Link Protocol 沟通特性
Platform BIOS 测试 测试待测物的实际使用功能性
Test Source Code PCI-SIG 会员需下载 Source Code 并了解许可协议

 

PCIe 2.x 待测物 待测物类型
测试项目 Endpoint(Add-in

Card)

Switch/Bridge Root

Complex(System)

Physical Layer

(Electrical)

Tx (SigTest

3.2.0.3) (包含 PCIe

1.0 和 PCIe 2.0)

需测 需测 需测
Clock Phase Jitter Test

SW

NA NA FYI for PCIe 1.0

Pcie 2.0不需要测

PLL Loop Bandwidth

(包含 PCIe 1.0 和

PCIe 2.0)

需测 需测 NA
Configuration Space 需测 需测 NA
Link and

Transaction

Layer

Reserved Bit Testing 需测 需测 NA
Platform BIOS测试 NA NA 需测
Interoperability Functional测试

(需要通过 80%的测试)

需测 需测 需测

 

PCIe 3.0 一致性测试

PCIe 3.0一致性测试 描述
Electrical 测试 测试待测物传送端与接收端的电器特性
Configuration Space 测试 利用 PCIeCV tool 测试待测物的韧体宣告
Link Protocol 测试 测试待测物的 Link Protocol 沟通特性
Platform BIOS 测试 测试待测物的实际使用功能性
Test Source Code PCI-SIG 会员需下载 Source Code 并了解许可协议

PCIe 3.0 待测物 待测物类型
测试项目 Endpoint(Add-in

Card)

Switch/Bridge Root

Complex(System)

Physical Layer

(Electrical)

PCIe 3.0 Tx (SigTest 3.2.0.3)(PCIe 1.0和PCI 2.0不需要测) 需测 需测 需测
PLL Loop Bandwidth (PCIe

1.0 和 PCIe 2.0 不需测)

需测 需测 NA
PCIe 3.0 Link EQ 需测 需测 需测
Configuration Space 需测 需测 NA
Link and Transaction Layer

(包含 PCIe 3.0 for 5GT/s De-emphasis Test)

需测 需测 NA
Platform BIOS 测试 NA NA 需测
Interoperability Functional 测试

(需要通过 80%的测试)

需测 需测 需测

 

PCIe 4.0 一致性测试 (测试流程)

PCIe 4.0一致性测试 描述
Electrical 测试 测试待测物传送端与接收端的电器特性
Configuration Space 测试 利用 PCIeCV tool 测试待测物的韧体宣告
Link Transaction 测试 测试待测物的 Link Protocol 沟通特性
Interoperability 测试 测试待测物的实际使用功能性
Lane Margining(FYI) 在接收 Port 测试 Lane Margining

 

PCIe 4.0 待测物 待测物类型
测试项目 Endpoint(Add-in

Card)

Switch/Bridge Root

Complex(System)

Physical Layer

(Electrical)

PCIe 4.0 Tx (SigTes 4.0.51)

(PCIe 1.0 和 PCIe 2.0 不需

测)

需测 需测 需测
PLL Loop Bandwidth(PCIe

1.0 和 PCIe 2.0 不需测)

需测 需测 NA
Pulsewidth Jitter 需测 需测 NA
PCIe 4.0 Link EQ 需测 需测 需测
Configuration Space 需测 需测 NA
Link and Transaction Layer

(包含 PCIe 4.0 for 5GT/s De-emphasis 测试)

需测 需测 NA
Interoperability Functional 测试

(需要通过 80%的测试)

需测 需测 需测
Lane Margining FYI FYI FYI

 

最后也整理出在 Electrical测试中各项目所需要测试的 Lane

Electrical 测试 待测物接口的 Linkwidth 测试 Lane
Tx x1 Lane0
x2 Lane0及Lane1
x4 Lane0及Lane3
x8 Lane0、Lane3 及 Lane7
x16 Lane0、Lane7 及 Lane15
Link EQ Lane0即可
PLL Loop Bandwidth Lane0即可

 

参考文献:

  1. PCI Express 2.0 Compliance Test Guide 一致性测试指导书
  2. PCI Express 3.0 Compliance Test Guide 一致性测试指导书
  3. PCI Express 4.0 Compliance Test Guide 一致性测试指导书
  4. PCIe Workshop Testing Summary – PCIe 2.x and 3.0, May 12, 2015
  5. PCIe Workshop Testing Summary – PCIe 3.0 and 4.0, Aug 05, 2019
  6. Granite River Labs https://graniteriverlabs.com.cn/pcie/

作者:

GRL 测试工程师 曾威华 Wing Tseng

擅长 USB、PCIe、SATA 接口测试。GRL 技术文章作者及演讲讲师。希望藉由帮助大家顺利测试拿到接口 Logo,彼此互相交流共同成长飞翔。

 

关于Granite River Labs

GRL创立于2010年初,为高速讯号传输测试界的领航者,在高速讯号发展快速且复杂的研发环境下以专业领先的技术为顾客所信赖。具有专业的技术人员、高性能的标准测试设备、自动化测试解决方案和便利的服务据点为基础,同时设计出简易操作的解决方案,提供客户最完善且专业的服务,宗旨在与顾客一起克服挑战。

 

本文件中规格特性及其说明若有修改恕不另行通知。

发布日期 2020/03/10 AN-200301-TW